Reg Type

Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 7 sur 90.

Reg est le deuxième type de données principal dans Verilog. Contrairement à wire, un reg stocke une valeur. Il s’agit d’une variable qui conserve sa valeur jusqu’à ce que quelque chose la modifie.

reg peut stocker des valeurs
reg est utilisé dans les blocs always
reg ne signifie PAS « registre » dans le matériel. Cela signifie simplement « stockage »

Déclarer un reg

reg x;           // reg à un bit
reg y, z;        // Plusieurs regs sur une ligne

Comment reg fonctionne

module reg_example;
  reg x;
  
  initial begin
    x = 0;           // x devient 0
    $display("x = %d", x);  // Affiche : x = 0
    
    x = 1;           // x devient 1
    $display("x = %d", x);  // Affiche : x = 1
  end
endmodule

Défi

Que faire :

Ajoutez un reg appelé count

Essayez vous-même

module counter(
  input clk,
  input reset,
  output out   // wire par défaut (supprimer reg)
);
  
  // Déclarez reg count ici

  
endmodule

Testez-vous

Cette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.

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