Type reg
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 7 sur 90.
Reg est le deuxième type de données principal dans Verilog. Contrairement à wire, un reg stocke une valeur. Il s’agit d’une variable qui conserve sa valeur jusqu’à ce que quelque chose la modifie.
regpeut stocker des valeursregest utilisé dans les blocsalwaysregne signifie PAS « registre » dans le matériel. Cela signifie simplement « stockage »
Déclarer un reg
reg x; // reg à un bit
reg y, z; // Plusieurs regs sur une ligneComment reg fonctionne
module reg_example;
reg x;
initial begin
x = 0; // x devient 0
$display("x = %d", x); // Affiche : x = 0
x = 1; // x devient 1
$display("x = %d", x); // Affiche : x = 1
end
endmodule
Défi
Que faire :
- Ajoutez un reg appelé
count
Essayez vous-même
module counter(
input clk,
input reset,
output out // wire par défaut (supprimer reg)
);
// Déclarez reg count ici
endmodule
Testez-vousCette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.
Toutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Opérateurs - Partie 1
Opérateurs arithmétiquesOpérateur moduloOpérateurs de comparaisonRécapitulatif - Mathématiques simplesOpérateurs bit à bit7Affectations et portes
Affectation continueAffectation avec opérateursPrimitives de portes intégréesPortes AND, OR et NOTPortes XOR et XNORRécapitulatif - Circuit de portes logiques10Prise de décision
Instruction IfIf - ElseRécapitulatif - Comparateur simpleInstruction CaseCasex et CasezRécapitulatif - Conception d'une ALU2Types de données
Type wireType regEntiers et réelsVecteursTableauxParamètresRécapitulatif - Déclarer des signaux5Opérateurs - Partie 2
Opérateurs logiquesOpérateurs de réductionOpérateurs de décalageOpérateur de concaténationOpérateur conditionnelRécapitulatif - Défi sur les opérateurs11Boucles
Boucle ForBoucle WhileBoucle RepeatBoucle ForeverInstruction DisableRécapitulatif - Modèles de boucles3Système de numération
Représentation binaireNombres dimensionnésNombres non dimensionnésNombres négatifsValeurs spéciales X et ZRécapitulatif - Formats des nombres6Modules
Structure d’un modulePorts d’entrée et de sortiePorts InoutInstantiation d’un moduleAssociation des ports par nomAssociation des ports par ordreRécapitulatif - Construire un module9Blocs procéduraux
Bloc alwaysBloc initialListe de sensibilitéAffectation bloquanteAffectation non bloquanteRécapitulatif - always vs initial12Projet de multiplexeur
Conception d’un multiplexeur 2 vers 1Conception d’un multiplexeur 4 vers 1
Utilisation de l’instruction case15Contrôleur de feux de circulation
Définition des étatsLogique de la machine à étatsTemporisation des transitionsÉcriture du banc de testVérification de la sortieEntraînez-vous par vous-même : Compilateur Verilog en ligne