Type Reg

Fait partie de la section Fondamentaux du Journey Verilog de Coddy — leçon 7 sur 90.

Reg est le deuxième type de données principal en Verilog. Contrairement à wire, un reg stocke une valeur. C'est une variable qui conserve sa valeur jusqu'à ce que quelque chose la modifie.

reg peut stocker des valeurs
reg est utilisé dans les blocs always
reg ne signifie PAS "registre" au niveau matériel — cela signifie simplement « stockage »

Déclarer un reg

reg x;           // reg d'un seul bit
reg y, z;        // Plusieurs regs sur une ligne

Comment fonctionne reg

module reg_example;
  reg x;
  
  initial begin
    x = 0;           // x devient 0
    $display("x = %d", x);  // Affiche : x = 0
    
    x = 1;           // x devient 1
    $display("x = %d", x);  // Affiche : x = 1
  end
endmodule

Défi

Ce qu'il faut faire :

Ajoutez un reg appelé count

Essayez vous-même

module counter(
  input clk,
  input reset,
  output out   // wire par défaut (supprimer reg)
);
  
  // Déclarer reg count ici

  
endmodule

Testez-vous

Cette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.

Toutes les leçons de Fondamentaux

1Introduction

Qu'est-ce que Verilog Hardware vs Software Niveaux d'abstraction de conception Votre premier module Commentaires

4Opérateurs - Partie 1

Opérateurs arithmétiques Opérateur modulo Opérateurs de comparaison Récapitulatif - Mathématiques simples Opérateurs bit à bit

7Assignation et portes logiques

Assignation continue Assignation avec opérateurs Primitives de portes intégrées Portes AND OR NOT Portes XOR XNOR Récapitulatif - Circuit à portes logiques

10Prise de décision

Instruction If If - Else Récapitulatif - Comparateur simple Instruction Case Casex et Casez Récapitulatif - Conception d'ALU

13Temporisation et Délais

Qu'est-ce que les délais Délais de porte Délais d'affectation Directive Timescale Génération d'horloge Récapitulatif - Contrôle de la temporisation

16Défis finaux

Compteur 4 bits Conception de décodeur Registre à décalage