Mappage de ports par nom

Fait partie de la section Fondamentaux du Journey Verilog de Coddy — leçon 34 sur 90.

Dans la leçon précédente, vous avez appris comment instancier un module en passant des signaux dans le même ordre où les ports apparaissent dans la définition du module. Cela fonctionne, mais présente un problème : l'ordre importe.

Si vous mélangez accidentellement l'ordre, les signaux se connectent aux mauvais ports. Cela peut être difficile à déboguer.

Le problème avec le mappage par ordre

module or_gate (
  input in1,
  input in2,
  output result
);
  assign result = in1 | in2;
endmodule

// Correspondance de l'ordre - l'ordre DOIT correspondre
or_gate or1 (input_a, input_b, output_y);  // Correct
or_gate or1 (input_b, input_a, output_y);  // Faux ! Entrées échangées

La deuxième ligne connecte input_b à in1 et input_a à in2 — un bug subtil qui est facile à manquer.

Solution : Mappage de ports par nom

Le mappage de ports par nom utilise le nom de port pour effectuer les connexions. L'ordre n'a pas d'importance car chaque connexion est explicitement étiquetée.

Syntax:

module_name instance_name (
  .port_name(signal),
  .port_name(signal)
);

Le point . avant le nom du port indique que nous faisons référence à un port situé à l'intérieur du module. Le signal entre parenthèses est ce que nous y connectons.

Exemple

or_gate or1 (
  .in1(input_a),
  .in2(input_b),
  .result(output_y)
);

Cela indique explicitement :

Le port in1 reçoit le signal input_a
Le port in2 reçoit le signal input_b
Le port result reçoit le signal output_y

L'ordre n'a pas d'importance

Avec le mappage de ports par nom, vous pouvez écrire les connexions dans n'importe quel ordre :

// Les trois sont IDENTIQUES

or_gate or1 (
  .in1(input_a),
  .in2(input_b),
  .result(output_y)
);

or_gate or1 (
  .result(output_y),
  .in1(input_a),
  .in2(input_b)
);

or_gate or1 (
  .in2(input_b),
  .result(output_y),
  .in1(input_a)
);

Tous font exactement la même chose parce que chaque connexion est étiquetée.

Défi

Complétez l'instanciation en ajoutant les connexions de ports manquantes en utilisant le nommage explicite des ports (port mapping by name).

Ce qu'il faut faire :

Connectez le port clk au signal clock_signal
Connectez le port data_in au signal input_data
Connectez le port data_out au signal output_data

Essayez vous-même

module register (
  input clk,
  input [7:0] data_in,
  output reg [7:0] data_out
);
  always @(posedge clk) begin
    data_out <= data_in;
  end
endmodule

module top (
  input clock_signal,
  input [7:0] input_data,
  output [7:0] output_data
);
  
  register reg1 (
    // TODO: Ajouter les mappages de ports en utilisant la syntaxe .port(signal)
  );
  
endmodule