Boucle While
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 59 sur 90.
La boucle while répète un bloc de code tant qu’une condition est vraie. Contrairement à la boucle for, elle ne possède pas de compteur intégré. Tu dois mettre à jour toi-même la variable de boucle.
Une boucle while vérifie une condition avant chaque itération. Si la condition est vraie, la boucle s’exécute. Si elle est fausse, la boucle s’arrête.
Syntaxe :
while (condition) begin
// Code à répéter
endExemple simple
integer i = 0;
while (i < 5) begin
$display("i = %d", i);
i = i + 1;
endSortie :
i = 0
i = 1
i = 2
i = 3
i = 4La boucle s’exécute tant que i < 5.
Boucle While ou For
| Boucle For | Boucle While | |
|---|---|---|
| Compteur | Intégré | Vous le gérez |
| Quand l’utiliser | Nombre d’itérations connu | Moment où la boucle s’arrêtera inconnu |
| Syntaxe | for (i=0; i<5; i=i+1) | while (i < 5) |
Boucle while dans les bancs de test
Les boucles while sont utiles lorsque vous ne savez pas exactement de combien d’itérations vous avez besoin :
integer i = 0;
while (i < 16) begin
$display("Testing value %d", i);
i = i + 1;
endTrouver une valeur spécifique
integer i = 0;
reg [7:0] data;
while (data[i] != 1) begin
i = i + 1;
end
$display("First 1 found at position %d", i);Règles importantes
| Règle | Explication |
|---|---|
| La condition doit devenir fausse | Sinon, boucle infinie |
| Mettre à jour la variable de boucle à l’intérieur | Sinon, la boucle ne se termine jamais |
La variable de boucle doit être integer ou reg | Elle ne peut pas être wire |
Utiliser begin/end pour plusieurs instructions | Nécessaire pour plus d’une ligne |
Défi
Que faire :
Ajoutez la boucle while manquante pour afficher les nombres de 0 à 2.
Essayez vous-même
module while_challenge;
integer i;
initial begin
i = 0;
$display("Printing 0 to 2:");
// TODO: Ajouter une boucle while
// Boucler tant que i < 3
// À l'intérieur, afficher i
// Incrémenter i de 1
$finish;
end
endmoduleCette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.
Toutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Opérateurs - Partie 1
Opérateurs arithmétiquesOpérateur moduloOpérateurs de comparaisonRécapitulatif - Mathématiques simplesOpérateurs bit à bit7Affectations et portes
Affectation continueAffectation avec opérateursPrimitives de portes intégréesPortes AND, OR et NOTPortes XOR et XNORRécapitulatif - Circuit de portes logiques10Prise de décision
Instruction IfIf - ElseRécapitulatif - Comparateur simpleInstruction CaseCasex et CasezRécapitulatif - Conception d'une ALU2Types de données
Type wireType regEntiers et réelsVecteursTableauxParamètresRécapitulatif - Déclarer des signaux5Opérateurs - Partie 2
Opérateurs logiquesOpérateurs de réductionOpérateurs de décalageOpérateur de concaténationOpérateur conditionnelRécapitulatif - Défi sur les opérateurs11Boucles
Boucle ForBoucle WhileBoucle RepeatBoucle ForeverInstruction DisableRécapitulatif - Modèles de boucles3Système de numération
Représentation binaireNombres dimensionnésNombres non dimensionnésNombres négatifsValeurs spéciales X et ZRécapitulatif - Formats des nombres6Modules
Structure d’un modulePorts d’entrée et de sortiePorts InoutInstantiation d’un moduleAssociation des ports par nomAssociation des ports par ordreRécapitulatif - Construire un module9Blocs procéduraux
Bloc alwaysBloc initialListe de sensibilitéAffectation bloquanteAffectation non bloquanteRécapitulatif - always vs initial12Projet de multiplexeur
Conception d’un multiplexeur 2 vers 1Conception d’un multiplexeur 4 vers 115Contrôleur de feux de circulation
Définition des étatsLogique de la machine à étatsEntraînez-vous par vous-même : Compilateur Verilog en ligne