Que sont les délais
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 67 sur 90.
En Verilog, les délais contrôlent le moment où une instruction s’exécute ou où un signal change. Ils servent à modéliser le comportement temporel réel du matériel.
Pourquoi les délais sont nécessaires
Le matériel réel prend du temps pour que les signaux se propagent à travers les fils et les portes logiques. Les délais vous permettent de simuler ce comportement temporel.
- En simulation, sans délais, tout se produit au temps 0
- Les délais permettent d’espacer les événements dans le temps
- Ils aident à tester les conceptions sensibles au temps, comme les horloges et les machines à états
Types de délais
| Type de délai | Objectif |
|---|---|
| Délais des portes | Délai à travers les portes logiques |
| Délais d’affectation | Délai lors de l’affectation de valeurs |
| Directive Timescale | Définit les unités de temps pour la simulation |
Syntaxe de base
Un délai s’écrit avec un # suivi d’un nombre :
#10 clk = ~clk; // Attendre 10 unités de temps, puis basculer l'horloge
#5 a = b; // Attendre 5 unités de temps, puis assigner a = bLe nombre après # est le nombre d’unités de temps à attendre.
Exemple simple
initial begin
a = 0;
#10 a = 1; // Après 10 unités de temps, a devient 1
#5 a = 0; // Après encore 5 unités de temps, a devient 0
endChronologie :
- Temps 0 :
a = 0 - Temps 10 :
a = 1 - Temps 15 :
a = 0
Délais dans les blocs always
always #5 clk = ~clk; // Bascule l'horloge toutes les 5 unités de tempsCela crée un signal d’horloge continu (en supposant que clk a d’abord été initialisé à 0 dans un bloc initial. Sinon, ~x reste x).
Règles importantes
| Règle | Explication |
|---|---|
Symbole # | Indique un délai |
Nombre après # | Nombre d’unités de temps à attendre |
| Les délais sont cumulatifs | #10 puis #20 attend au total 30 |
| Non synthétisable | Les délais servent uniquement à la simulation |
Défi
Que faire :
Ajoutez les délais manquants pour que ce code affiche des messages aux temps 0, 10, 25 et 40.
Essayez vous-même
module delay_challenge;
initial begin
$display("Time %0t: Start", $time);
// TODO: Ajouter un délai pour atteindre le temps 10
$display("Time %0t: After first delay", $time);
// TODO: Ajouter un délai pour atteindre le temps 25
$display("Time %0t: After second delay", $time);
// TODO: Ajouter un délai pour atteindre le temps 40
$display("Time %0t: End", $time);
$finish;
end
endmodule
Cette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.
Toutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Opérateurs - Partie 1
Opérateurs arithmétiquesOpérateur moduloOpérateurs de comparaisonRécapitulatif - Mathématiques simplesOpérateurs bit à bit7Affectations et portes
Affectation continueAffectation avec opérateursPrimitives de portes intégréesPortes AND, OR et NOTPortes XOR et XNORRécapitulatif - Circuit de portes logiques10Prise de décision
Instruction IfIf - ElseRécapitulatif - Comparateur simpleInstruction CaseCasex et CasezRécapitulatif - Conception d'une ALU13Temporisation et délais
Que sont les délaisDélais de porteDélais d’affectationDirective de timescaleGénération d’horlogeRécapitulatif - Contrôle de la temporisation2Types de données
Type wireType regEntiers et réelsVecteursTableauxParamètresRécapitulatif - Déclarer des signaux5Opérateurs - Partie 2
Opérateurs logiquesOpérateurs de réductionOpérateurs de décalageOpérateur de concaténationOpérateur conditionnelRécapitulatif - Défi sur les opérateurs11Boucles
Boucle ForBoucle WhileBoucle RepeatBoucle ForeverInstruction DisableRécapitulatif - Modèles de boucles3Système de numération
Représentation binaireNombres dimensionnésNombres non dimensionnésNombres négatifsValeurs spéciales X et ZRécapitulatif - Formats des nombres6Modules
Structure d’un modulePorts d’entrée et de sortiePorts InoutInstantiation d’un moduleAssociation des ports par nomAssociation des ports par ordreRécapitulatif - Construire un module9Blocs procéduraux
Bloc alwaysBloc initialListe de sensibilitéAffectation bloquanteAffectation non bloquanteRécapitulatif - always vs initial12Projet de multiplexeur
Conception d’un multiplexeur 2 vers 1Conception d’un multiplexeur 4 vers 115Contrôleur de feux de circulation
Définition des étatsLogique de la machine à étatsEntraînez-vous par vous-même : Compilateur Verilog en ligne