Logical Operators
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 24 sur 90.
Les opérateurs logiques agissent sur des valeurs entières et renvoient un single result : 1 (vrai) ou 0 (faux). Contrairement aux opérateurs bitwise, qui agissent bit par bit, les opérateurs logiques traitent toute la valeur comme étant soit vraie (non-zero), soit fausse (zero).
| Type | Exemple | Résultat |
|---|---|---|
| AND bit à bit | 4'b1010 & 4'b1100 | 4'b1000 (multiple bits) |
| AND logique | (4'b1010 && 4'b1100) | 1 (single bit) |
Opérateurs logiques disponibles
| Opérateur | Signification | Description |
|---|---|---|
&& | ET logique | Vrai si both opérandes sont vrais (non-zero) |
|| | OU logique | Vrai si au moins un opérande est vrai |
! | NON logique | Vrai si l’opérande est faux (zéro) |
Comment ils fonctionnent
ET logique (<strong>&&</strong>) :
(5 && 3) // 1 (les deux non nuls)
(5 && 0) // 0 (le second est zéro)
(0 && 0) // 0 (les deux sont zéro)OU logique (<strong>||</strong>) :
(5 || 3) // 1 (au moins un non-zéro)
(5 || 0) // 1 (premier non-zéro)
(0 || 0) // 0 (les deux zéro)NON logique (<strong>!</strong>) :
!5 // 0 (non-zéro devient false)
!0 // 1 (zéro devient true)Exemple de code
module logical_demo;
reg [3:0] a, b;
reg and_res, or_res, not_res;
initial begin
a = 5;
b = 0;
and_res = (a && b); // 5 && 0 = 0
or_res = (a || b); // 5 || 0 = 1
not_res = !a; // !5 = 0
$display("5 && 0 = %d", and_res);
$display("5 || 0 = %d", or_res);
$display("!5 = %d", not_res);
$finish;
end
endmoduleSortie :
5 && 0 = 0
5 || 0 = 1
!5 = 0Utilisation courante
Les opérateurs logiques sont utilisés dans les instructions if et les conditions :
if (a && b) // Vrai si a et b sont tous les deux non nuls
$display("Both true");
if (a || b) // Vrai si au moins un est non nul
$display("At least one true");
if (!reset) // Vrai lorsque reset vaut 0
$display("Reset is inactive");Défi
Écrivez les expressions logiques correctes pour chaque tâche.
À faire :
- Vérifiez si
value1ETvalue2sont toutes deux vraies et stockez le résultat dansand_out - Vérifiez si
value1OUvalue2est vraie et stockez le résultat dansor_out - Vérifiez si
value1est fausse et stockez le résultat dansnot_out
Essayez vous-même
module logical_challenge;
reg [3:0] value1, value2;
reg and_out, or_out, not_out;
initial begin
value1 = 4'd12;
value2 = 4'd5;
and_out = ______; // value1 && value2
or_out = ______; // value1 || value2
not_out = ______; // !value1
$display("%d && %d = %d", value1, value2, and_out);
$display("%d || %d = %d", value1, value2, or_out);
$display("!%d = %d", value1, not_out);
$finish;
end
endmoduleCette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.
Toutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
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Defining The StatesState Machine LogicEntraînez-vous par vous-même : Compilateur Verilog en ligne