Opérateurs logiques
Fait partie de la section Fondamentaux du Journey Verilog de Coddy — leçon 24 sur 90.
Les opérateurs logiques travaillent sur des valeurs entières et renvoient un seul résultat : 1 (vrai) ou 0 (faux). Contrairement aux opérateurs bitwise qui fonctionnent bit par bit, les opérateurs logiques traitent la valeur entière comme étant soit vraie (non-zéro), soit fausse (zéro).
| Type | Exemple | Résultat |
|---|---|---|
| AND bitwise | 4'b1010 & 4'b1100 | 4'b1000 (plusieurs bits) |
| AND logique | (4'b1010 && 4'b1100) | 1 (un seul bit) |
Opérateurs logiques disponibles
| Opérateur | Signification | Description |
|---|---|---|
&& | ET logique | Vrai si les deux opérandes sont vraies (non nulles) |
|| | OU logique | Vrai si au moins une opérande est vraie |
! | NON logique | Vrai si l'opérande est fausse (zéro) |
Comment ils fonctionnent
ET logique (<strong>&&</strong>) :
(5 && 3) // 1 (les deux non nuls)
(5 && 0) // 0 (le second est zéro)
(0 && 0) // 0 (les deux nuls)OU logique (<strong>||</strong>) :
(5 || 3) // 1 (au moins un non-zéro)
(5 || 0) // 1 (premier non-zéro)
(0 || 0) // 0 (les deux à zéro)NON logique (<strong>!</strong>) :
!5 // 0 (non-zéro devient faux)
!0 // 1 (zéro devient vrai)Exemple de code
module logical_demo;
reg [3:0] a, b;
reg and_res, or_res, not_res;
initial begin
a = 5;
b = 0;
and_res = (a && b); // 5 && 0 = 0
or_res = (a || b); // 5 || 0 = 1
not_res = !a; // !5 = 0
$display("5 && 0 = %d", and_res);
$display("5 || 0 = %d", or_res);
$display("!5 = %d", not_res);
$finish;
end
endmoduleSortie :
5 && 0 = 0
5 || 0 = 1
!5 = 0Utilisation courante
Les opérateurs logiques sont utilisés dans les instructions et conditions if :
if (a && b) // Vrai si a et b sont tous deux non nuls
$display("Both true");
if (a || b) // Vrai si au moins un est non nul
$display("At least one true");
if (!reset) // Vrai lorsque reset est 0
$display("Reset is inactive");Défi
Écrivez les expressions logiques correctes pour chaque tâche.
À faire :
- Vérifiez si
value1ETvalue2sont tous les deux vrais et stockez le résultat dansand_out - Vérifiez si
value1OUvalue2est vrai et stockez le résultat dansor_out - Vérifiez si
value1est faux et stockez le résultat dansnot_out
Essayez vous-même
module logical_challenge;
reg [3:0] value1, value2;
reg and_out, or_out, not_out;
initial begin
value1 = 4'd12;
value2 = 4'd5;
and_out = ______; // value1 && value2
or_out = ______; // value1 || value2
not_out = ______; // !value1
$display("%d && %d = %d", value1, value2, and_out);
$display("%d || %d = %d", value1, value2, or_out);
$display("!%d = %d", value1, not_out);
$finish;
end
endmoduleCette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.
Toutes les leçons de Fondamentaux
1Introduction
Qu'est-ce que VerilogHardware vs SoftwareNiveaux d'abstraction de conceptionVotre premier moduleCommentaires4Opérateurs - Partie 1
Opérateurs arithmétiquesOpérateur moduloOpérateurs de comparaisonRécapitulatif - Mathématiques simplesOpérateurs bit à bit7Assignation et portes logiques
Assignation continueAssignation avec opérateursPrimitives de portes intégréesPortes AND OR NOTPortes XOR XNORRécapitulatif - Circuit à portes logiques10Prise de décision
Instruction IfIf - ElseRécapitulatif - Comparateur simpleInstruction CaseCasex et CasezRécapitulatif - Conception d'ALU2Types de données
Type WireType RegEntiers et RéelsVecteursTableauxParamètresRécapitulatif - Déclarer des signaux5Opérateurs - Partie 2
Opérateurs logiquesOpérateurs de réductionOpérateurs de décalageOpérateur de concaténationOpérateur conditionnelRécapitulatif - Défi sur les opérateurs11Boucles
Boucle ForBoucle WhileBoucle RépéterBoucle InfinieInstruction DisableRécapitulatif - Modèles de boucles3Système de numération
Représentation binaireNombres avec tailleNombres sans tailleNombres négatifsValeurs spéciales X et ZRécapitulatif - Formats de nombres6Modules
Structure d'un modulePorts d'entrée et de sortiePorts InoutInstanciation de moduleMappage de ports par nomMappage de ports par ordreRécapitulatif - Créer un module9Blocs procéduraux
Bloc AlwaysBloc InitialListe de sensibilitéAffectation bloquanteAffectation non bloquanteRécapitulatif - Always vs Initial12Projet Multiplexeur
Conception d'un Mux 2 vers 1Conception d'un Mux 4 vers 115Contrôleur de feux de circulation
Définition des étatsLogique de la machine à états