Forever Loop
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 61 sur 90.
La boucle forever répète un bloc de code continuellement, forever. Elle ne s’arrête jamais d’elle-même.
Une boucle forever s’exécute de manière répétée sans end. Elle est utile pour générer des horloges et d’autres signaux continus dans des bancs de test.
Syntaxe :
forever begin
// Code qui se répète indéfiniment
endExemple simple
forever begin
$display("This prints forever");
endCela s’affichera indéfiniment et fera planter votre simulation. Ajoutez toujours un délai ou une condition d’arrêt.
Générer une horloge (utilisation courante)
L'utilisation la plus courante de forever est de générer une horloge :
initial begin
clk = 0;
forever begin
#5 clk = ~clk; // Bascule toutes les 5 unités de temps
end
endCela crée une horloge qui fonctionne pendant toute la simulation.
Forever avec Disable
Vous pouvez arrêter une boucle forever à l’aide d’une instruction disable :
initial begin : clock_gen // Nom ajouté ici
clk = 0;
forever begin
#5 clk = ~clk;
end
endinitial begin
#100;
disable clock_gen; // Maintenant ça fonctionne
endforever par rapport aux autres boucles
| Boucle | S’arrête ? | Quand l’utiliser |
|---|---|---|
for | Oui (après un nombre fixe d’itérations) | Nombre connu de repeats |
while | Oui (lorsque la condition est fausse) | Condition d’arrêt inconnue |
repeat | Oui (après un nombre fixe d’itérations) | Nombre connu de repeats |
forever | Non (jamais) | Signaux continus (horloge) |
Règles importantes
| Règle | Explication |
|---|---|
| Doit inclure un délai | #10 ou @(posedge clk) |
| Sans délai, la simulation se bloque | Boucle infinie avec aucune avance temporelle |
Utiliser avec disable pour arrêter | Sinon, la simulation ne se termine jamais |
| S'utilise principalement dans les bancs de test | Non synthétisable |
Défi
Que faire :
Ajoutez la boucle forever manquante pour générer une horloge qui bascule every 10 time units.
Essayez vous-même
module forever_challenge;
reg clk;
initial begin
clk = 0;
// TODO: Ajouter une boucle forever pour basculer clk toutes les 10 unités de temps
end
endmoduleCette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.
Toutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicEntraînez-vous par vous-même : Compilateur Verilog en ligne