Boucle Forever
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 61 sur 90.
La boucle forever répète un bloc de code continuellement, indéfiniment. Elle ne s’arrête jamais d’elle-même.
Une boucle forever s’exécute de manière répétée sans fin. Elle est utile pour générer des horloges et d’autres signaux continus dans les bancs d’essai.
Syntaxe :
forever begin
// Code qui se répète indéfiniment
endExemple simple
forever begin
$display("This prints forever");
endCela affichera indéfiniment et fera planter votre simulation. Ajoutez toujours un délai ou une condition d’arrêt.
Générer une horloge (utilisation courante)
L'utilisation la plus courante de forever consiste à générer une horloge :
initial begin
clk = 0;
forever begin
#5 clk = ~clk; // Inverser l’état toutes les 5 unités de temps
end
endCela crée une horloge qui fonctionne pendant toute la simulation.
Forever avec Disable
Tu peux arrêter une boucle forever à l’aide d’une instruction disable :
initial begin : clock_gen // Nom ajouté ici
clk = 0;
forever begin
#5 clk = ~clk;
end
endinitial begin
#100;
disable clock_gen; // Maintenant, ça fonctionne
endLa boucle infinie et les autres boucles
| Boucle | S’arrête ? | Quand l’utiliser |
|---|---|---|
for | Oui (après un nombre fixe d’itérations) | Nombre de répétitions connu |
while | Oui (lorsque la condition est fausse) | Condition d’arrêt inconnue |
repeat | Oui (après un nombre fixe d’itérations) | Nombre de répétitions connu |
forever | Non (jamais) | Signaux continus (horloge) |
Règles importantes
| Règle | Explication |
|---|---|
| Doit inclure un délai | #10 ou @(posedge clk) |
| Sans délai, la simulation se bloque | Boucle infinie sans progression du temps |
Arrêtez la boucle avec disable ou terminez la simulation avec $finish | Sinon, la simulation ne se termine jamais |
| À utiliser de préférence dans les bancs de test | Non synthétisable |
Défi
Que faire :
Ajoute la boucle forever manquante pour générer une horloge qui bascule toutes les 10 unités de temps.
Essayez vous-même
module forever_challenge;
reg clk;
initial begin
clk = 0;
// TODO: Ajouter une boucle forever pour inverser clk toutes les 10 unités de temps
end
endmoduleCette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.
Toutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Opérateurs - Partie 1
Opérateurs arithmétiquesOpérateur moduloOpérateurs de comparaisonRécapitulatif - Mathématiques simplesOpérateurs bit à bit7Affectations et portes
Affectation continueAffectation avec opérateursPrimitives de portes intégréesPortes AND, OR et NOTPortes XOR et XNORRécapitulatif - Circuit de portes logiques10Prise de décision
Instruction IfIf - ElseRécapitulatif - Comparateur simpleInstruction CaseCasex et CasezRécapitulatif - Conception d'une ALU2Types de données
Type wireType regEntiers et réelsVecteursTableauxParamètresRécapitulatif - Déclarer des signaux5Opérateurs - Partie 2
Opérateurs logiquesOpérateurs de réductionOpérateurs de décalageOpérateur de concaténationOpérateur conditionnelRécapitulatif - Défi sur les opérateurs11Boucles
Boucle ForBoucle WhileBoucle RepeatBoucle ForeverInstruction DisableRécapitulatif - Modèles de boucles3Système de numération
Représentation binaireNombres dimensionnésNombres non dimensionnésNombres négatifsValeurs spéciales X et ZRécapitulatif - Formats des nombres6Modules
Structure d’un modulePorts d’entrée et de sortiePorts InoutInstantiation d’un moduleAssociation des ports par nomAssociation des ports par ordreRécapitulatif - Construire un module9Blocs procéduraux
Bloc alwaysBloc initialListe de sensibilitéAffectation bloquanteAffectation non bloquanteRécapitulatif - always vs initial12Projet de multiplexeur
Conception d’un multiplexeur 2 vers 1Conception d’un multiplexeur 4 vers 115Contrôleur de feux de circulation
Définition des étatsLogique de la machine à étatsEntraînez-vous par vous-même : Compilateur Verilog en ligne