Unsized Numbers
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 15 sur 90.
Un nombre Unsized est un nombre écrit sans préciser combien de bits il possède. Lorsque vous écrivez un nombre sans préfixe de taille, Verilog suppose par défaut qu’il fait 32 bits.
a = 'b1010; // Unsized: Verilog treats this as 32 bits
a = 32'b1010; // Identique à ci-dessus, mais expliciteLes nombres Unsized utilisent uniquement le format et la valeur : [format][value]
<strong>format</strong>: la base du nombre :bpour binary,dpour decimal,hpour hexadécimal, ouopour octal<strong>value</strong>: le nombre réel (par exemple,1010)
L’apostrophe ' est toujours requise entre le format et la valeur, mais il n’y a aucun nombre de bits avant celle-ci.
'b1010: binaire 1010 sur 32 bits'd255: décimal 255 sur 32 bits'hFF: hexadécimal FF sur 32 bits'b1: binaire 1 sur 32 bits (avec 31 zéros en tête)
Exemple de code :
reg [7:0] data;
initial begin
data = 1010; // Non dimensionné : valeur 32 bits (peut provoquer un avertissement)
data = 'd255; // Unsized: 32-bit decimal 255
data = 'hFF; // Non dimensionné : hex 32 bits FF
endUnsized vs Sized
| Unsized | Sized | |
|---|---|---|
| Exemple | 1010 ou 'd255 | 8'b1010 ou 8'd255 |
| Largeur en bits | 32 bits (par défaut) | Explicit (comme spécifié) |
| Apostrophe | Requise avec le format | Requise |
| Quand l'utiliser | Code de banc de test simple | Affectations matérielles |
Problème potentiel
Les nombres Unsized peuvent entraîner un comportement inattendu lorsqu’ils sont affectés à des registres plus petits :
reg [3:0] small;
small = 'b1111; // 32-bit value, but fits in 4 bits (fine)
small = 'b10000; // valeur 32 bits, mais trop grande ! (avertissement)Le deuxième exemple affecte une valeur de 32 bits 10000 à un registre de 4 bits. Seuls les 4 bits de poids faible sont conservés (0000), ce qui n’est peut-être pas ce à quoi vous vous attendez.
Quand utiliser les nombres Unsized
Les nombres Unsized sont pratiques pour :
- Les nombres simples dans les bancs de test
- Les compteurs de boucles
- Les instructions
$display
Pour les affectations matérielles réelles, utilisez des nombres sized afin d’être explicite et d’éviter les avertissements.
Défi
Dans le code ci-dessous, certains nombres ne sont pas dimensionnés. Changez-les en nombres dimensionnés (8 bits) pour éviter les avertissements.
À faire :
- Changez
aen un nombre binaire de 8 bits pour 1010 - Changez
ben un nombre decimal de 8 bits pour 255 - Changez
cen un nombre hex de 8 bits pour FF
Essayez vous-même
module unsized_challenge;
reg [7:0] a, b, c;
initial begin
a = 'b1010; // Change to sized (8-bit binary)
b = 'd255; // Changer en sized (décimal 8 bits)
c = 'hFF; // Change to sized (8-bit hex)
$display("a = %b", a);
$display("b = %b", b);
$display("c = %b", c);
$finish;
end
endmoduleCette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.
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1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
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Defining The StatesState Machine LogicEntraînez-vous par vous-même : Compilateur Verilog en ligne