Nombres sans taille
Fait partie de la section Fondamentaux du Journey Verilog de Coddy — leçon 15 sur 90.
Un unsized number est un nombre écrit sans spécifier son nombre de bits. Lorsque vous écrivez un nombre sans préfixe de taille, Verilog suppose qu'il fait 32 bits par défaut.
a = 'b1010; // Unsized: Verilog treats this as 32 bits
a = 32'b1010; // Identique à ci-dessus, mais expliciteLes nombres Unsized utilisent uniquement le format et la valeur : [format][value]
<strong>format</strong>— la base du nombre :bpour le binary,dpour le decimal,hpour l'hexadécimal, ouopour l'octal<strong>value</strong>— le nombre réel (par exemple,1010)
L'apostrophe ' est toujours requise entre le format et la valeur, mais il n'y a pas de nombre de bits avant elle.
'b1010— binary 1010 sur 32 bits'd255— decimal 255 sur 32 bits'hFF— hex FF sur 32 bits'b1— binary 1 sur 32 bits (avec 31 zéros en tête)
Exemple de code :
reg [7:0] data;
initial begin
data = 1010; // Unsized : valeur 32 bits (peut provoquer un avertissement)
data = 'd255; // Unsized: 32-bit decimal 255
data = 'hFF; // Unsized : hex 32 bits FF
endUnsized vs Sized
| Unsized | Sized | |
|---|---|---|
| Exemple | 1010 ou 'd255 | 8'b1010 ou 8'd255 |
| Largeur en bits | 32 bits (par défaut) | Explicit (comme spécifié) |
| Apostrophe | Requise avec le format | Requise |
| Quand l'utiliser | Code de testbench simple | Affectations matérielles |
Problème potentiel
Les nombres sans taille précisée (Unsized) peuvent provoquer un comportement inattendu lorsqu'ils sont assignés à des registres plus petits :
reg [3:0] small;
small = 'b1111; // 32-bit value, but fits in 4 bits (fine)
small = 'b10000; // valeur 32 bits, mais trop grande ! (avertissement)Le deuxième exemple attribue une valeur de 32 bits 10000 à un registre de 4 bits. Seuls les 4 bits inférieurs sont conservés (0000), ce qui may ne pas être ce que vous attendez.
Quand utiliser des nombres non dimensionnés (Unsized)
Les nombres non dimensionnés sont pratiques pour :
- Les nombres simples dans les bancs de test (testbenches)
- Les compteurs de boucle
- Les instructions
$display
Pour les affectations matérielles réelles, utilisez des nombres dimensionnés (sized) pour être explicite et éviter les avertissements.
Défi
Dans le code ci-dessous, certains nombres sont non dimensionnés (unsized). Transformez-les en nombres dimensionnés (sized, 8 bits) pour éviter les avertissements.
Ce qu'il faut faire :
- Change
aen un nombre binary de 8 bits pour 1010 - Change
ben un nombre decimal de 8 bits pour 255 - Change
cen un nombre hex de 8 bits pour FF
Essayez vous-même
module unsized_challenge;
reg [7:0] a, b, c;
initial begin
a = 'b1010; // Change to sized (8-bit binary)
b = 'd255; // Changer en sized (8 bits décimal)
c = 'hFF; // Change to sized (8-bit hex)
$display("a = %b", a);
$display("b = %b", b);
$display("c = %b", c);
$finish;
end
endmoduleCette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.
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1Introduction
Qu'est-ce que VerilogHardware vs SoftwareNiveaux d'abstraction de conceptionVotre premier moduleCommentaires4Opérateurs - Partie 1
Opérateurs arithmétiquesOpérateur moduloOpérateurs de comparaisonRécapitulatif - Mathématiques simplesOpérateurs bit à bit7Assignation et portes logiques
Assignation continueAssignation avec opérateursPrimitives de portes intégréesPortes AND OR NOTPortes XOR XNORRécapitulatif - Circuit à portes logiques10Prise de décision
Instruction IfIf - ElseRécapitulatif - Comparateur simpleInstruction CaseCasex et CasezRécapitulatif - Conception d'ALU2Types de données
Type WireType RegEntiers et RéelsVecteursTableauxParamètresRécapitulatif - Déclarer des signaux5Opérateurs - Partie 2
Opérateurs logiquesOpérateurs de réductionOpérateurs de décalageOpérateur de concaténationOpérateur conditionnelRécapitulatif - Défi sur les opérateurs11Boucles
Boucle ForBoucle WhileBoucle RépéterBoucle InfinieInstruction DisableRécapitulatif - Modèles de boucles3Système de numération
Représentation binaireNombres avec tailleNombres sans tailleNombres négatifsValeurs spéciales X et ZRécapitulatif - Formats de nombres6Modules
Structure d'un modulePorts d'entrée et de sortiePorts InoutInstanciation de moduleMappage de ports par nomMappage de ports par ordreRécapitulatif - Créer un module9Blocs procéduraux
Bloc AlwaysBloc InitialListe de sensibilitéAffectation bloquanteAffectation non bloquanteRécapitulatif - Always vs Initial12Projet Multiplexeur
Conception d'un Mux 2 vers 1Conception d'un Mux 4 vers 115Contrôleur de feux de circulation
Définition des étatsLogique de la machine à états