4 Bit Counter

Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 84 sur 90.

Défi

Construisez un compteur de 4 bits qui compte de 0 à 15, puis revient à 0.

Interface du module

Port	Direction	Largeur	Description
`clk`	input	1 bit	Signal d’horloge
`reset`	input	1 bit	Réinitialiser le compteur à 0
`count`	output	4 bits	Valeur actuelle du compteur

Table de vérité

Cycle d’horloge	count
Après reset	0
1	1
2	2
...	...
15	15
16	0 (revient au début)

Votre tâche consiste à compléter le module ci-dessous.

À faire :

Lors de reset, définissez count sur 0
À chaque front montant de l’horloge, incrémentez count de 1
Lorsque count atteint 15, l’incrémentation suivante doit revenir à 0

REQUIRED OUTPUT FORMAT: [Your translated content here]

Essayez vous-même

module counter (
  input clk,
  input reset,
  output reg [3:0] count
);
  
  // TODO: Ajouter un bloc always avec posedge clk et posedge reset
  // Sur reset : count <= 0
  // Sinon : count <= count + 1

endmodule

Toutes les leçons de Fondamentaux

1Introduction

Qu’est-ce que Verilog Matériel vs logiciel Votre premier module Commentaires Niveaux d’abstraction de conception

4Operators Part 1

Arithmetic Operators Modulo Operator Comparison Operators Recap - Simple Math Bitwise Operators

7Assign And Gates

Continuous Assignment Assign With Operators Built In Gate Primitives AND OR NOT Gates XOR XNOR Gates Recap - Logic Gate Circuit

10Decision Making

If Statement If - Else Recap - Simple Comparator Case Statement Casex And Casez Recap - ALU Design

13Timing And Delays

What Are Delays Gate Delays Assignment Delays Timescale Directive Clock Generation Recap - Timing Control

16Final Challenges

4 Bit CounterDecoder Design Shift Register

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