Compteur 4 bits

Fait partie de la section Fondamentaux du Journey Verilog de Coddy — leçon 84 sur 90.

Défi

Construisez un compteur 4 bits qui compte de 0 à 15 et revient à 0.

Interface du module

Port	Direction	Largeur	Description
`clk`	input	1 bit	Signal d'horloge
`reset`	input	1 bit	Réinitialiser le compteur à 0
`count`	output	4 bits	Valeur actuelle du compteur

Table de vérité

Cycle d'horloge	count
Après réinitialisation	0
1	1
2	2
...	...
15	15
16	0 (revient au début)

Votre tâche consiste à compléter le module ci-dessous.

Ce qu'il faut faire :

Lors d'un reset, réglez count à 0
À chaque front montant d'horloge, incrémentez count de 1
Lorsque count atteint 15, l'incrément suivant doit revenir à 0

Essayez vous-même

module counter (
  input clk,
  input reset,
  output reg [3:0] count
);
  
  // À FAIRE : Ajouter un bloc always avec posedge clk et posedge reset
  // Lors de la réinitialisation : count <= 0
  // Sinon : count <= count + 1

endmodule

Toutes les leçons de Fondamentaux

1Introduction

Qu'est-ce que Verilog Hardware vs Software Niveaux d'abstraction de conception Votre premier module Commentaires

4Opérateurs - Partie 1

Opérateurs arithmétiques Opérateur modulo Opérateurs de comparaison Récapitulatif - Mathématiques simples Opérateurs bit à bit

7Assignation et portes logiques

Assignation continue Assignation avec opérateurs Primitives de portes intégrées Portes AND OR NOT Portes XOR XNOR Récapitulatif - Circuit à portes logiques

10Prise de décision

Instruction If If - Else Récapitulatif - Comparateur simple Instruction Case Casex et Casez Récapitulatif - Conception d'ALU

13Temporisation et Délais

Qu'est-ce que les délais Délais de porte Délais d'affectation Directive Timescale Génération d'horloge Récapitulatif - Contrôle de la temporisation

16Défis finaux

Compteur 4 bitsConception de décodeur Registre à décalage