Compteur 4 bits

Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 84 sur 90.

Défi

Créez un compteur de 4 bits qui compte de 0 à 15 et revient à 0.

Interface du module

Port	Direction	Largeur	Description
`clk`	entrée	1 bit	Signal d’horloge
`reset`	entrée	1 bit	Réinitialiser le compteur à 0
`count`	sortie	4 bits	Valeur actuelle du compteur

Table de vérité

Cycle d’horloge	count
Après la réinitialisation	0
1	1
2	2
...	...
15	15
16	0 (revient au début)

Votre tâche consiste à compléter le module ci-dessous.

À faire :

Lors de reset, définir count à 0
À chaque front montant de l’horloge, incrémenter count de 1
Lorsque count atteint 15, l’incrémentation suivante doit revenir à 0

Essayez vous-même

module counter (
  input clk,
  input reset,
  output reg [3:0] count
);
  
  // TODO: Ajouter un bloc always avec posedge clk et posedge reset
  // Sur reset : count <= 0
  // Sinon : count <= count + 1

endmodule

Toutes les leçons de Fondamentaux

1Introduction

Qu’est-ce que Verilog Matériel vs logiciel Votre premier module Commentaires Niveaux d’abstraction de conception

4Opérateurs - Partie 1

Opérateurs arithmétiques Opérateur modulo Opérateurs de comparaison Récapitulatif - Mathématiques simples Opérateurs bit à bit

7Affectations et portes

Affectation continue Affectation avec opérateurs Primitives de portes intégrées Portes AND, OR et NOT Portes XOR et XNOR Récapitulatif - Circuit de portes logiques

10Prise de décision

Instruction If If - Else Récapitulatif - Comparateur simple Instruction Case Casex et Casez Récapitulatif - Conception d'une ALU

13Temporisation et délais

Que sont les délais Délais de porte Délais d’affectation Directive de timescale Génération d’horloge Récapitulatif - Contrôle de la temporisation

16Défis finaux

Compteur 4 bitsConception d’un décodeur Registre à décalage

Entraînez-vous par vous-même : Compilateur Verilog en ligne