Module Structure

Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 30 sur 90.

Un module est l’élément de base en Verilog. Chaque conception est construite à partir de modules qui se connectent pour former des systèmes plus grands.

Un module est un composant matériel avec :

Un nom
Input (signaux entrants)
Output (signaux sortants)
Internal logic (ce que fait le module)

Imagine un module comme une puce dotée de broches et de circuits internes.

Structure de base de module

Chaque module suit cette structure :

module module_name (
  input  signals,
  output signals
);
  
  // Déclarations internes (wires, regs, etc.)
  // Logique (assign statements, always blocks, etc.)
  
endmodule

Parties d’un module

Partie	Objectif
Mot-clé `module`	Commence la définition du module
`module_name`	Nom du module
`( )`	Liste des ports input et output
`input` / `output`	Déclarer la direction du port
Corps du module	Internal logic et connexions
`endmodule`	Termine la définition du module

Exemple de module simple

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

Ce module :

Est nommé and_gate
Possède deux entrées (a, b)
Possède une sortie (c)
Contient une instruction assign qui définit la logique

Règles relatives à la structure d’un module

Un module par fichier est une pratique courante
Le nom du module doit décrire sa fonction
Les ports sont listés entre parenthèses après le nom

Entrées sont always input (ne peuvent pas être écrites à l'intérieur)
Sorties sont output (peuvent être reg ou wire)
<strong>endmodule</strong> doit fermer le module

Défi

Complétez les parties manquantes pour terminer ce module.

À faire :

Ajoutez le nom du module my_and
Ajoutez input pour x
Ajoutez input pour y
Ajoutez output pour z
Ajoutez la logique interne à l’aide de assign

Essayez vous-même

module ______ (   // Ajouter le nom du module
  input x,       // Ajouter l'entrée
  input y,       // Ajouter l'entrée
  output z       // Ajouter la sortie
);
  // Ajouter l'instruction assign ici (z = x & y)
  
endmodule