Structure d'un module

Fait partie de la section Fondamentaux du Journey Verilog de Coddy — leçon 30 sur 90.

Un module est le bloc de construction de base en Verilog. Chaque conception est construite à partir de modules qui se connectent entre eux pour former des systèmes plus grands.

Un module est un composant matériel avec :

Un nom
Des entrées (signaux entrants)
Des sorties (signaux sortants)
Une logique interne (ce que fait le module)

Pensez à un module comme à une puce dotée de broches et d'un circuit interne.

Structure de base d'un module

Chaque module suit cette structure :

module module_name (
  input  signals,
  output signals
);
  
  // Déclarations internes (wires, regs, etc.)
  // Logique (assign statements, always blocks, etc.)
  
endmodule

Composants d'un module

Composant	Rôle
Mot-clé `module`	Démarre la définition du module
`module_name`	Nom du module
`( )`	Liste des ports d'entrée et de sortie
`input` / `output`	Déclare la direction des ports
Corps du module	Logique interne et connexions
`endmodule`	Termine la définition du module

Exemple de module simple

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

Ce module :

S'appelle and_gate
A deux entrées (a, b)
A une sortie (c)
Contient une instruction assign définissant la logique

Règles pour la structure des modules

Un module par fichier est une pratique courante
Le `module_name` doit décrire sa fonction
Les ports sont énumérés entre parenthèses après le nom

Les entrées (Inputs) sont toujours input (ne peuvent pas être écrites à l'intérieur)
Les sorties (Outputs) sont output (peuvent être reg ou wire)
<strong>endmodule</strong> doit fermer le module

Défi

Remplissez les parties manquantes pour compléter ce module.

Ce qu'il faut faire :

Ajoutez le nom de module my_and
Ajoutez input pour x
Ajoutez input pour y
Ajoutez output pour z
Ajoutez la logique interne en utilisant assign

Essayez vous-même

module ______ (   // Ajouter le nom du module
  input x,       // Ajouter l'entrée
  input y,       // Ajouter l'entrée
  output z       // Ajouter la sortie
);
  // Ajouter l'instruction assign ici (z = x & y)
  
endmodule