Structure d’un module

Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 30 sur 90.

Un module est la brique de base en Verilog. Chaque conception est construite à partir de modules qui se connectent pour former des systèmes plus grands.

Un module est un composant matériel avec :

Un nom
Des entrées (signaux entrants)
Des sorties (signaux sortants)
Une logique interne (ce que fait le module)

Imagine un module comme une puce avec des broches et des circuits internes.

Structure de base d’un module

Chaque module suit cette structure :

module module_name (
  input  signals,
  output signals
);
  
  // Déclarations internes (fils, registres, etc.)
  // Logique (instructions assign, blocs always, etc.)
  
endmodule

Parties d’un module

Partie	Fonction
Mot-clé `module`	Commence la définition du module
`module_name`	Nom du module
`( )`	Liste des ports d’entrée et de sortie
`input` / `output`	Déclare le sens du port
Corps du module	Logique interne et connexions
`endmodule`	Termine la définition du module

Exemple de module simple

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

Ce module :

S’appelle and_gate
A deux entrées (a, b)
A une sortie (c)
Contient une instruction assign qui définit la logique

Règles de structure des modules

Il est courant d’avoir un module par fichier
Le nom du module doit décrire sa fonction
Les ports sont répertoriés entre parenthèses après le nom

Les entrées sont toujours de type input (ne peuvent pas être écrites à l’intérieur)
Les sorties sont de type output (peuvent être de type reg ou wire)
endmodule doit fermer le module

Défi

Complète les parties manquantes pour terminer ce module.

À faire :

Ajoute le nom du module my_and
Ajoute une entrée input pour x
Ajoute une entrée input pour y
Ajoute une sortie output pour z
Ajoute la logique interne en utilisant assign

Essayez vous-même

module ______ (   // Ajoutez le nom du module
  input x,       // Ajoutez une entrée
  input y,       // Ajoutez une entrée
  output z       // Ajoutez une sortie
);
  // Ajoutez une instruction assign ici (z = x & y)
  
endmodule