Timing The Transitions
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 81 sur 90.
Défi
Dans cette leçon, vous allez ajouter la logique du compteur qui contrôle la durée pendant laquelle chaque feu reste allumé. Le compteur effectue un compte à rebours depuis une valeur prédéfinie jusqu’à zéro, puis déclenche le changement d’état suivant.
Exigences de temporisation
| State | Durée | Valeur du compteur |
|---|---|---|
| Green | 30 secondes | 30 |
| Yellow | 10 secondes | 10 |
| Red | 40 secondes | 40 |
Fonctionnement du compteur
- Lorsqu’un état commence, le compteur est chargé avec la valeur de la durée
- À chaque impulsion d’horloge, le compteur diminue de 1
- Lorsque le compteur atteint 0, il est temps de passer à l’état suivant
Votre tâche consiste à ajouter la logique manquante du compteur à la machine à états.
À faire :
- Ajouter une déclaration
reg [5:0] counter - Lors de la réinitialisation, définir
countersur 0 - Lorsque
counter == 0:- Charger la durée de l’état suivant dans le compteur
- Passer à l’état suivant
- Sinon, décrémenter le compteur de 1 à chaque cycle d’horloge
Essayez vous-même
module traffic_light (
input clk,
input reset,
output reg red,
output reg yellow,
output reg green
);
reg [1:0] state;
// TODO: Déclarer le registre compteur (6 bits)
// Affectations des sorties
always @(*) begin
case (state)
0: begin green = 1; yellow = 0; red = 0; end
1: begin green = 0; yellow = 1; red = 0; end
2: begin green = 0; yellow = 0; red = 1; end
default: begin green = 0; yellow = 0; red = 1; end
endcase
end
// Machine à états avec temporisation
always @(posedge clk or posedge reset) begin
if (reset) begin
state <= 2; // Commencer au Rouge
// TODO: Mettre le compteur à 0
end else begin
if (counter == 0) begin
case (state)
0: begin
state <= 1;
// TODO: Charger le compteur pour Yellow (10 seconds)
end
1: begin
state <= 2;
// TODO: Charger le compteur pour Red (40 seconds)
end
2: begin
state <= 0;
// TODO: Charger le compteur pour Green (30 seconds)
end
endcase
end else begin
// TODO: Décrémenter le compteur de 1
end
end
end
endmoduleToutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicEntraînez-vous par vous-même : Compilateur Verilog en ligne