Modulo Operator
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 20 sur 90.
Un autre opérateur arithmétique de base est l’opérateur modulo (%). Il donne le reste après une division.
Lorsque tu divises un nombre par un autre, l’opérateur modulo t’indique ce qu’il reste.
| Expression | Résultat | Explication |
|---|---|---|
10 % 3 | 1 | 10 ÷ 3 = 3 avec un reste de 1 |
15 % 4 | 3 | 15 ÷ 4 = 3 avec un reste de 3 |
8 % 2 | 0 | 8 ÷ 2 = 4 avec un reste de 0 |
Exemple de code
module modulo_demo;
reg [7:0] result;
initial begin
result = 10 % 3;
$display("10 %% 3 = %d", result); // 1
result = 15 % 4;
$display("15 %% 4 = %d", result); // 3
result = 8 % 2;
$display("8 %% 2 = %d", result); // 0
$finish;
end
endmoduleUtilisations courantes
Vérifier si un nombre est pair ou impair :
if (number % 2 == 0)
$display("Even");
else
$display("Odd");Faire revenir un compteur (de 0 à 9, puis retour à 0) :
count = (count + 1) % 10;Obtenir le dernier chiffre d’un nombre :
last_digit = value % 10; // 123 % 10 = 3Défi
Calcule les restes pour chaque expression.
À faire :
- Calcule
17 % 5et stocke le résultat dansmod1 - Calcule
22 % 7et stocke le résultat dansmod2 - Calcule
14 % 4et stocke le résultat dansmod3
Essayez vous-même
module modulo_challenge;
reg [7:0] mod1, mod2, mod3;
initial begin
mod1 = ______; // 17 % 5
mod2 = ______; // 22 % 7
mod3 = ______; // 14 % 4
$display("17 %% 5 = %d", mod1);
$display("22 %% 7 = %d", mod2);
$display("14 %% 4 = %d", mod3);
$finish;
end
endmoduleCette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.
Toutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicEntraînez-vous par vous-même : Compilateur Verilog en ligne