Writing The Module

Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 43 sur 90.

Défi

Un demi-additionneur est un circuit qui additionne two bits uniques et vous indique :

sum : le résultat (0 ou 1)
carry : s’il y a un dépassement (1 lorsque les deux inputs valent 1)

Exemple

a	b	sum	carry
0	0	0	aucun dépassement
0	1	1	aucun dépassement
1	0	1	aucun dépassement
1	1	0	dépassement (carry = 1)

Lorsque vous additionnez 1 + 1 en binaire, le résultat est 0 avec une retenue de 1 (tout comme 5 + 5 = 0 avec une retenue de 1 en décimal).

Avant d’ajouter la logique, nous devons créer le module container : l’enveloppe vide qui will contenir notre circuit de demi-additionneur.

Pour un demi-additionneur, voici les tâches :

Create un module appelé half_adder
Add two inputs : a et b
Add two outputs : sum et carry

Essayez vous-même

  // Tâche 1 : Créer un module nommé half_adder

  // Tâche 2 : Ajouter deux entrées : a et b
  
  // Tâche 3 : Ajouter deux sorties : sum et carry

  // La logique sera ajoutée plus tard

Toutes les leçons de Fondamentaux

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Wire Type Reg Type Integer And Real Vectors Arrays Parameters Recap - Declare Signals

5Operators Part 2

Logical Operators Reduction Operators Shift Operators Concatenation Operator Conditional Operator Recap - Operator Challenge

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Writing The Testbench

11Loops

For Loop While Loop Repeat Loop Forever Loop Disable Statement Recap - Loop Patterns

14Testbench Basics

What Is A Testbench Creating Stimulus Display And Monitor Dumpfile And Dumpvars Using System Tasks Recap - Full Testbench

17UART

Bit counter State Machine

Transmitter Design

Testbench

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